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基于FPGA的雷达信号预处理器的设计 |
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| 论文目录 |
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| 摘要 | 第1-6页 | | ABSTRACT | 第6-10页 | | 第1章 绪论 | 第10-14页 | | ·课题的提出与意义 | 第10-11页 | | ·课题研究的现状及相关技术的发展 | 第11-12页 | | ·雷达信号处理的研究现状 | 第11页 | | ·恒虚警率处理的研究状况 | 第11-12页 | | ·FPGA的现状与功能特点 | 第12页 | | ·课题的研究内容及研究成果 | 第12-13页 | | ·论文的结构安排 | 第13-14页 | | 第2章 雷达杂波和恒虚警率处理方法的研究 | 第14-28页 | | ·雷达杂波分析 | 第14-20页 | | ·雷达杂波的类型 | 第14页 | | ·雷达杂波的统计特性及数学模型 | 第14-19页 | | ·海杂波幅值分布模型的比较及选择 | 第19-20页 | | ·恒虚警率处理 | 第20-28页 | | ·慢门限恒虚警率处理 | 第22-23页 | | ·快门限恒虚警率处理 | 第23-26页 | | ·恒虚警率检测器类型的选用 | 第26-28页 | | 第3章 基于FPGA的雷达信号预处理器的设计 | 第28-38页 | | ·整体方案设计 | 第28-31页 | | ·方案实现的功能及其整体设计 | 第28页 | | ·系统的信息处理量及存储量分析 | 第28-31页 | | ·硬件开发平台 | 第31-32页 | | ·软件开发平台 | 第32-34页 | | ·ISE功能简介 | 第33-34页 | | ·IP核的使用 | 第34页 | | ·系统的功能分析 | 第34-38页 | | ·雷达信号的分析 | 第34-36页 | | ·FPGA内部控制模块的功能 | 第36-38页 | | 第4章 接口的设计与FPGA各个功能模块的实现仿真 | 第38-57页 | | ·接口电路的设计 | 第38-39页 | | ·时钟控制模块的设计与仿真 | 第39-42页 | | ·时钟控制模块的分析 | 第39-41页 | | ·时钟控制模块的仿真 | 第41-42页 | | ·单元合并模块的设计与仿真 | 第42-43页 | | ·合并模块的原理分析 | 第42页 | | ·合并模块的设计 | 第42-43页 | | ·方位计数模块的设计与仿真 | 第43-45页 | | ·方位计数模块的分析 | 第43-44页 | | ·方位计数模块的设计 | 第44页 | | ·方位计数模块的仿真 | 第44-45页 | | ·视频的缓存与传输的设计与仿真 | 第45-51页 | | ·视频与方位信号的合并 | 第45-48页 | | ·雷达信号格式的转换 | 第48-49页 | | ·雷达信号的传输 | 第49-51页 | | ·雷达信号恒虚警率处理的设计与实现 | 第51-53页 | | ·CFAR检测器设计的优化 | 第51-52页 | | ·ML类CFAR检测器的实现 | 第52-53页 | | ·相关处理的实现 | 第53-54页 | | ·设计方法 | 第53-54页 | | ·相关处理模块的综合 | 第54页 | | ·雷达信号预处理器的顶层设计 | 第54-56页 | | ·硬件实现 | 第56-57页 | | 第5章 结束语 | 第57-59页 | | 参考文献 | 第59-61页 | | 致谢 | 第61-62页 | | 研究生履历 | 第62页 |
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论文编号BS389960，这篇论文共62页
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