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多核并行网络处理器物理设计关键技术研究 |
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| 论文目录 |
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| 摘要 | 第1-6页 | | Abstract | 第6-9页 | | 第一章 绪论 | 第9-13页 | | ·研究背景及研究意义 | 第9页 | | ·集成电路设计发展 | 第9-11页 | | ·论文工作内容及结构安排 | 第11-13页 | | 第二章 多核网络处理器结构及物理实现平台 | 第13-23页 | | ·网络处理器 XDNP 总体结构 | 第13-15页 | | ·物理实现平台 | 第15-19页 | | ·eASIC实现平台 | 第15-18页 | | ·ASIC实现平台 | 第18-19页 | | ·多核处理引擎物理设计实现方案 | 第19-22页 | | ·eASIC平台实现方案 | 第20-21页 | | ·ASIC平台实现方案 | 第21-22页 | | ·本章小结 | 第22-23页 | | 第三章 多核并行包处理引擎 | 第23-35页 | | ·高速包处理引擎结构 | 第23-27页 | | ·多核处理器片上总线结构设计 | 第27-31页 | | ·控制平面总线结构设计 | 第28-29页 | | ·数据平面总线结构设计 | 第29-31页 | | ·多线程包处理引擎并行包转发机制 | 第31-34页 | | ·本章小结 | 第34-35页 | | 第四章 基于 eASIC 的 MPE-OCB 物理设计实现 | 第35-51页 | | ·多线程处理器内部核心 RAM 结构移植 | 第35-37页 | | ·多处理器电路 PLL 核配置及时钟树建立 | 第37-42页 | | ·PLL核配置 | 第37-41页 | | ·时钟树建立 | 第41-42页 | | ·输入输出管脚分配以及时序约束 | 第42-44页 | | ·eMu 模块及 SPI 模块 | 第44-45页 | | ·动态与静态验证及结果分析 | 第45-48页 | | ·动态验证 | 第46-47页 | | ·静态验证 | 第47-48页 | | ·本章小结 | 第48-51页 | | 第五章 基于标准单元的层次化物理设计实现 | 第51-75页 | | ·单核 XDPE 的物理设计实现 | 第51-66页 | | ·文件准备 | 第51-52页 | | ·布图规划（FloorPlan） | 第52-56页 | | ·布局（Place） | 第56-57页 | | ·时钟树综合（Clock Tree Synthesis，CTS） | 第57-59页 | | ·布线（Routing） | 第59-61页 | | ·添加填充单元（Add filler） | 第61-62页 | | ·物理检验（Verify） | 第62-64页 | | ·动态验证和静态验证 | 第64-66页 | | ·多核处理引擎的层次化物理设计 | 第66-71页 | | ·对单核 XDPE 进行抽象提取（abstract） | 第66-67页 | | ·MPE-OCB物理设计实现 | 第67-71页 | | ·eASIC 与 ASIC 物理实现对比总结 | 第71-72页 | | ·本章小结 | 第72-75页 | | 第六章 结束语 | 第75-77页 | | ·总结 | 第75页 | | ·技术展望 | 第75-77页 | | 致谢 | 第77-79页 | | 参考文献 | 第79-83页 | | 研究成果 | 第83-84页 |
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论文编号BS1822411，这篇论文共84页
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