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基于平铺数据流的卷积神经网络加速器研究 |
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| 论文目录 |
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| 摘要 | 第9-10页 | | ABSTRACT | 第10-11页 | | 第一章 绪论 | 第12-31页 | | 1.1 课题研究背景 | 第12-15页 | | 1.1.1 神经网络概述 | 第12-14页 | | 1.1.2 神经网络加速器概述 | 第14-15页 | | 1.2 课题研究意义 | 第15-16页 | | 1.3 国内外研究现状 | 第16-28页 | | 1.3.1 并行性设计 | 第17-21页 | | 1.3.2 压缩存储 | 第21-25页 | | 1.3.3 硬件利用率 | 第25-28页 | | 1.3.4 国内外研究现状总结 | 第28页 | | 1.4 本文主要工作 | 第28-29页 | | 1.5 本文组织结构 | 第29-31页 | | 第二章 相关理论基础和设计动机 | 第31-41页 | | 2.1 卷积神经网络的卷积算法 | 第31-35页 | | 2.1.1 卷积神经网络中的卷积运算 | 第31-32页 | | 2.1.2 卷积运算加速的动机 | 第32-35页 | | 2.2 平铺数据流 | 第35-39页 | | 2.2.1 平铺数据流描述 | 第35-38页 | | 2.2.2 在小规模阵列结构下平铺数据流存在的问题 | 第38-39页 | | 2.2.3 在大规模阵列结构下平铺数据流存在的问题 | 第39页 | | 2.3 本章小结 | 第39-41页 | | 第三章 单通道数据流硬件设计 | 第41-59页 | | 3.1 数据流设计 | 第41-45页 | | 3.2 整体硬件设计 | 第45-51页 | | 3.2.1 外部存储和接口 | 第46页 | | 3.2.2 CBUF模块 | 第46-47页 | | 3.2.3 PE阵列结构 | 第47页 | | 3.2.4 CACC累加器和控制器 | 第47-48页 | | 3.2.5 CSC模块数据重用设计 | 第48-51页 | | 3.3 单通道数据流评估和分析 | 第51-58页 | | 3.3.1 实验平台 | 第51-54页 | | 3.3.2 实验结果和分析 | 第54-58页 | | 3.4 本章小结 | 第58-59页 | | 第四章 可配置神经网络加速器设计 | 第59-70页 | | 4.1 增加硬件并行度 | 第60页 | | 4.2 输入通道可配置具体设计 | 第60-65页 | | 4.2.1 特征图并行方法 | 第60-61页 | | 4.2.2 阵列设计和可配置设计 | 第61-65页 | | 4.2.3 配置参数的计算 | 第65页 | | 4.3 硬件具体设计 | 第65-67页 | | 4.4 可配置卷积神经网络加速器评估与分析 | 第67-70页 | | 4.4.1 实验平台 | 第67页 | | 4.4.2 实验结果评估和分析 | 第67-70页 | | 第五章 总结与展望 | 第70-72页 | | 5.1 总结 | 第70-71页 | | 5.2 展望 | 第71-72页 | | 致谢 | 第72-73页 | | 参考文献 | 第73-77页 | | 作者在学期间取得的学术成果 | 第77页 |
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论文编号BS4655861，这篇论文共77页
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