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三阶全数字锁相环技术研究与FPGA设计 |
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| 论文目录 |
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| 摘要 | 第5-6页 | | ABSTRACT | 第6-7页 | | 符号对照表 | 第11-12页 | | 缩略语对照表 | 第12-16页 | | 第一章 绪论 | 第16-24页 | | 1.1 研究背景及意义 | 第16-17页 | | 1.2 国内外相关技术的发展和研究现状 | 第17-21页 | | 1.2.1 锁相环技术 | 第17-19页 | | 1.2.2 符号定时同步技术 | 第19-20页 | | 1.2.3 扩频技术 | 第20-21页 | | 1.3 论文主要内容及章节安排 | 第21-24页 | | 第二章 关键技术的介绍 | 第24-36页 | | 2.1 扩频技术 | 第24-28页 | | 2.1.1 随机序列的产生 | 第24-27页 | | 2.1.2 扩频原理 | 第27-28页 | | 2.1.3 解扩原理 | 第28页 | | 2.2 全数字锁相环 | 第28-32页 | | 2.2.1 全数字锁相环的组成 | 第29-30页 | | 2.2.2 全数字锁相环的数学模型 | 第30-32页 | | 2.3 符号定时估计 | 第32-35页 | | 2.3.1 最大似然定时估计 | 第32-34页 | | 2.3.2 非面向判决定时估计 | 第34-35页 | | 2.4 本章小结 | 第35-36页 | | 第三章 同步技术研究和仿真分析 | 第36-58页 | | 3.1 锁相环载波跟踪动态性能和信噪比特性 | 第36-41页 | | 3.1.1 等效环路噪声带宽 | 第36-37页 | | 3.1.2 信噪比 | 第37-38页 | | 3.1.3 载波的动态特性 | 第38-41页 | | 3.2 全数字锁相环的设计 | 第41-47页 | | 3.2.1 全数字锁相环的系统设计 | 第41-43页 | | 3.2.2 闭环系统函数 | 第43-44页 | | 3.2.3 环路参数的设计方法 | 第44-46页 | | 3.2.4 锁相环工作性能 | 第46-47页 | | 3.3 数字式符号定时同步环 | 第47-49页 | | 3.3.1 数字式符号定时同步环的基本结构 | 第47-48页 | | 3.3.2 符号定时同步环中的匹配滤波器 | 第48页 | | 3.3.3 同步误差估计算法 | 第48-49页 | | 3.4 载波相位和符号定时的联合估计 | 第49-55页 | | 3.4.1 定时同步概述 | 第49-50页 | | 3.4.2 最大似然定时同步联合估计 | 第50-52页 | | 3.4.3 最大似然估计器的性能特征 | 第52-55页 | | 3.5 MATLAB系统仿真与分析 | 第55-57页 | | 3.6 本章小结 | 第57-58页 | | 第四章 FPGA设计与分析 | 第58-70页 | | 4.1 FPGA概述 | 第58-59页 | | 4.2 数据量化 | 第59-61页 | | 4.2.1 定点量化 | 第59-60页 | | 4.2.2 浮点量化 | 第60-61页 | | 4.3 全数字锁相环各模块验证 | 第61-67页 | | 4.3.1 锁相模块 | 第63-66页 | | 4.3.2 缓冲模块 | 第66页 | | 4.3.3 解扩模块 | 第66-67页 | | 4.3.4 削减相位误差模块 | 第67页 | | 4.4 算法验证 | 第67-69页 | | 4.4.1 资源占用 | 第67-69页 | | 4.4.2 吞吐率分析 | 第69页 | | 4.5 本章小结 | 第69-70页 | | 第五章 结论与展望 | 第70-72页 | | 参考文献 | 第72-74页 | | 致谢 | 第74-76页 | | 作者简介 | 第76-77页 |
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论文编号BS2563613，这篇论文共77页
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