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当前位置:教育论文中心首页--博士论文--100G以太网物理层研究及关键模块ASIC实现
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100G以太网物理层研究及关键模块ASIC实现
 
     论文目录
 
摘要第4-6页
ABSTRACT第6-7页
缩略语第15-17页
第1章 绪论第17-23页
    1.1 课题背景与研究意义第17-18页
    1.2 国内外研究现状第18-21页
        1.2.1 100GE物理层及PCS的研究现状第18-19页
        1.2.2 全数字锁相环国内外研究现状第19-21页
    1.3 论文的主要工作第21-23页
        1.3.1 研究目标第21页
        1.3.2 研究内容第21页
        1.3.3 组织结构第21-23页
第2章 100G以太网标准及物理层结构第23-31页
    2.1 以太网技术及其发展历史第23-24页
    2.2 100G以太网标准第24-25页
        2.2.1 IEEE802.3ba标准第24-25页
        2.2.2 IEEE802.3bm~(TM)/D1.1标准第25页
    2.3 100G以太网物理层体系结构第25-26页
    2.4 PCS的主要功能与工作原理第26-29页
        2.4.1 PCS的主要功能第26-27页
        2.4.2 PCS的工作原理第27-29页
    2.5 本章小结第29-31页
第3章 数字锁相环技术第31-47页
    3.1 ADPLL的系统结构第31-34页
        3.1.1 锁相环基本原理第31-32页
        3.1.2 ADPLL基本结构第32-33页
        3.1.3 ADPLL的主要性能指标第33-34页
    3.2 数控振荡器第34-39页
    3.3 ADPLL中的噪声第39-43页
        3.3.1 器件噪声第40-41页
        3.3.2 电源噪声第41-42页
        3.3.3 衬底噪声第42-43页
    3.4 振荡器相位噪声的时域模型第43-46页
        3.4.1 非累积性抖动第43-44页
        3.4.2 累积性抖动第44-46页
    3.5 本章小结第46-47页
第4章 100GE发送端PCS的结构设计第47-63页
    4.1 100GE物理层系统架构第47-48页
    4.2 64B/66B编码器第48-51页
        4.2.1 编码原理第48-50页
        4.2.2 64B/66B编码器结构第50-51页
    4.3 扰码器第51-54页
        4.3.1 工作原理第51页
        4.3.2 并行扰码器第51-54页
    4.4 多通道分发模块第54-58页
        4.4.1 分发原理第54-55页
        4.4.2 对齐标志插入第55-57页
        4.4.3 MLD模块第57-58页
    4.5 变速箱第58-62页
        4.5.1 基于两级移位寄存器的66:8变速箱第58-60页
        4.5.2 基于轮循存储方式的66:8变速箱第60-62页
    4.6 本章小结第62-63页
第5章 100GE发送端PCS电路的设计与实现第63-85页
    5.1 PCS发送端电路设计第63-72页
        5.1.1 数据发生器设计第64-65页
        5.1.2 64B/66B编码器设计第65-67页
        5.1.3 高速并行扰码器的流水线设计第67-69页
        5.1.4 MLD模块第69-70页
        5.1.5 66:8变速箱和计数器第70页
        5.1.6 对齐标志产生电路第70-71页
        5.1.7 PCS电路的功能仿真第71-72页
    5.2 PCS电路的综合与综合后仿真第72-74页
    5.3 PCS电路的后端设计第74-80页
        5.3.1 电源/地Pad规划第74-75页
        5.3.2 电源环设计第75-76页
        5.3.3 电源条设计第76页
        5.3.4 时钟树综合第76-77页
        5.3.5 布线第77页
        5.3.6 静态时序分析第77-80页
    5.4 版图设计、后仿真及芯片测试第80-84页
    5.5 本章小结第84-85页
第6章 100GE发送端PCS时钟电路设计第85-105页
    6.1 100GE发送端PCS时钟电路第85-86页
    6.2 半定制电路设计第86-88页
        6.2.1 5分频/4分频器设计第86-87页
        6.2.2 33分频器设计第87-88页
    6.3 全定制电路设计第88-97页
        6.3.1 高速4分频器设计第88-90页
        6.3.2 超前/滞后鉴相器设计第90-91页
        6.3.3 数控振荡器设计第91-93页
        6.3.4 鉴频鉴相控制器设计第93-97页
    6.4 时钟电路的版图设计与芯片测试第97-103页
    6.5 本章小结第103-105页
第7章 总结与展望第105-107页
    7.1 全文总结第105-106页
    7.2 研究展望第106-107页
致谢第107-109页
参考文献第109-115页
作者攻读博士学位期间发表的论文目录第115页

 
 
论文编号BS3608866,这篇论文共115
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