| 致谢 | 第5-7页 |
| 摘要 | 第7-9页 |
| Abstract | 第9-10页 |
| 缩略词表 | 第11-16页 |
| 1 绪论 | 第16-23页 |
| 1.1 课题背景及意义 | 第16-20页 |
| 1.2 60 GHz CMOS锁相环的发展与现状 | 第20-21页 |
| 1.3 本论文的主要工作 | 第21-22页 |
| 1.4 本论文的组织架构 | 第22-23页 |
| 2 60 GHz频率下的CMOS器件特性研究 | 第23-43页 |
| 2.1 集成电感在60 GHz频率下的特性研究 | 第23-33页 |
| 2.1.1 应用于60 GHz频率应用的集成电感结构 | 第23-26页 |
| 2.1.2 螺旋电感的高频损耗机制及特性 | 第26-27页 |
| 2.1.3 螺旋电感的电学特性建模 | 第27-30页 |
| 2.1.4 螺旋电感在60 GHz频率时的Q值特性研究 | 第30-32页 |
| 2.1.5 两种常用的改善电感Q值的技术 | 第32-33页 |
| 2.2 变容管在60 GHz频率下的特性研究 | 第33-35页 |
| 2.2.1 应用于60 GHz应用的集成变容管结构 | 第33-34页 |
| 2.2.2 变容管在60 GHz频率下的特性研究 | 第34-35页 |
| 2.3 MOS管在6 GHz频率下的特性研究 | 第35-37页 |
| 2.4 互连线的RF传输性能研究以及SPICE仿真模型的建立 | 第37-42页 |
| 2.4.1 趋肤效应建模研究 | 第38-39页 |
| 2.4.2 衬底效应建模研究 | 第39-40页 |
| 2.4.3 金属连线SPICE仿真模型建立 | 第40页 |
| 2.4.4 仿真模型验证 | 第40-42页 |
| 2.5 本章小结 | 第42-43页 |
| 3 60 GHz LC-VCO基本理论及创新技术 | 第43-86页 |
| 3.1 LC-VCO的基本理论 | 第43-52页 |
| 3.1.1 LC-VCO基本介绍和Barkhausen(巴克豪森)振荡器准则 | 第43-45页 |
| 3.1.2 VCO的相位噪声及它对整体相位噪声的影响 | 第45-47页 |
| 3.1.3 LC VCO相位噪声理论研究 | 第47-52页 |
| 3.2 60 GHz LC-VCO的具体设计 | 第52-67页 |
| 3.2.1 60 GHz LC-VCO的拓扑结构研究 | 第52-56页 |
| 3.2.2 LC-VCO优化原则分析 | 第56-59页 |
| 3.2.3 60 GHz频率下传统相位噪声优化技术的可实用性研究 | 第59-64页 |
| 3.2.4 一种简单型60 GHz VCO芯片的研究与设计 | 第64-67页 |
| 3.3 抗PVT涨落VCO研究 | 第67-75页 |
| 3.3.1 PVT变化成因分析 | 第67-68页 |
| 3.3.2 片上体偏置技术的理论研究 | 第68-70页 |
| 3.3.3 抗PVT涨落VCO设计与流片验证 | 第70-75页 |
| 3.4 低相位噪声VCO研究 | 第75-80页 |
| 3.5 低功耗VCO研究 | 第80-85页 |
| 3.6 本章小结 | 第85-86页 |
| 4 60 GHz CMOS锁相环芯片整体设计与研究 | 第86-113页 |
| 4.1 60 GHz锁相环系统设计 | 第86-93页 |
| 4.1.1 60 GHz锁相环系统结构设计与研究 | 第86-88页 |
| 4.1.2 锁相环环路的参数分析 | 第88-89页 |
| 4.1.3 锁相环系统及各个模块的噪声分析 | 第89-93页 |
| 4.2 锁相环各个模块的电路设计与研究 | 第93-103页 |
| 4.2.1 60 GHz高速注入锁定电路设计与研究 | 第93-97页 |
| 4.2.2 高速CML分频器电路设计 | 第97-98页 |
| 4.2.3 鉴频鉴相器设计与研究 | 第98-100页 |
| 4.2.4 电荷泵设计 | 第100-101页 |
| 4.2.5 环路滤波器的设计 | 第101-102页 |
| 4.2.6 阻抗匹配电路的设计与研究 | 第102-103页 |
| 4.3 60 GHz频率电路的版图布局及解决方案 | 第103-108页 |
| 4.3.1 60 GHz频率电路的版图特性 | 第103-104页 |
| 4.3.2 器件对称特性分析 | 第104-105页 |
| 4.3.3 衬底损耗分析 | 第105-106页 |
| 4.3.4 屏蔽及接地解决方案 | 第106-108页 |
| 4.4 60 GHz锁相环的整体实现与仿真 | 第108-112页 |
| 4.4.1 60 GHz PLL整体版图设计 | 第108-109页 |
| 4.4.2 PLL系统仿真 | 第109-112页 |
| 4.5 本章小结 | 第112-113页 |
| 5 60 GHz锁相环芯片测试 | 第113-122页 |
| 5.1 测试电路的输出端设计 | 第113-114页 |
| 5.2 射频芯片测试设备和测试方法 | 第114-117页 |
| 5.3 60 GHz PLL芯片测试及与国际研究水平对比 | 第117-121页 |
| 5.4 本章小结 | 第121-122页 |
| 6 总结和展望 | 第122-124页 |
| 6.1 总结 | 第122-123页 |
| 6.2 展望 | 第123-124页 |
| 6.2.1 频率输出范围的拓展设计 | 第123页 |
| 6.2.2 更高频段VCO和PLL的设计 | 第123页 |
| 6.2.3 60 GHz收发机的设计 | 第123-124页 |
| 参考文献 | 第124-132页 |
| 作者简历及在学期间所取得的科研成果 | 第132-133页 |
| 作者简历 | 第132页 |
| 发表和录用的文章及专利 | 第132-133页 |
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