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基于CNN的SAR目标识别FPGA加速器设计 |
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论文目录 |
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摘要 | 第5-7页 | ABSTRACT | 第7-8页 | 符号对照表 | 第12-13页 | 缩略语对照表 | 第13-17页 | 第一章 绪论 | 第17-23页 | 1.1 研究背景及意义 | 第17-18页 | 1.2 SAR目标识别研究现状 | 第18-19页 | 1.3 深度学习研究现状 | 第19页 | 1.4 FPGA加速技术研究现状 | 第19-20页 | 1.5 论文结构安排 | 第20-23页 | 第二章 基于卷积神经网络的目标识别方法 | 第23-35页 | 2.1 卷积神经网络基本结构 | 第23-28页 | 2.2 卷积神经网络训练优化方法 | 第28-30页 | 2.2.1 训练方法 | 第28-30页 | 2.2.2 过拟合问题优化方法 | 第30页 | 2.3 基于候选区域方法的网络结构 | 第30-33页 | 2.3.1 R-CNN网络 | 第31页 | 2.3.2 Fast-RCNN网络 | 第31-32页 | 2.3.3 Faster-RCNN网络 | 第32-33页 | 2.4 本章小结 | 第33-35页 | 第三章 改进CNN/Faster-RCNN网络的SAR目标识别研究 | 第35-51页 | 3.1 基于改进CNN网络的SAR目标识别 | 第35-43页 | 3.1.1 改进的CNN网络模型 | 第36-37页 | 3.1.2 SAR数据集扩充 | 第37-38页 | 3.1.3 实验结果与分析 | 第38-43页 | 3.2 基于改进Faster-RCNN网络的SAR目标识别 | 第43-50页 | 3.2.1 改进的Faster-RCNN网络模型 | 第43-45页 | 3.2.2 多目标数据集扩充 | 第45-47页 | 3.2.3 实验结果与分析 | 第47-50页 | 3.3 本章小结 | 第50-51页 | 第四章 面向SAR目标识别的FPGA加速器设计 | 第51-83页 | 4.1 基于ZYNQ Ultra Scale+MPSo C的设计方法 | 第51-56页 | 4.1.1 ZYNQ Ultra Scale+MPSo C简介 | 第51-52页 | 4.1.2 硬件描述语言设计 | 第52-53页 | 4.1.3 高层次综合设计 | 第53-55页 | 4.1.4 软硬件协同设计 | 第55-56页 | 4.2 FPGA加速器总体框架设计 | 第56-58页 | 4.3 FPGA加速器子模块设计 | 第58-69页 | 4.3.1 卷积运算模块 | 第58-66页 | 4.3.2 激活函数模块 | 第66-67页 | 4.3.3 最大池化模块 | 第67-68页 | 4.3.4 Softmax分类器 | 第68-69页 | 4.4 加速器数据传输与缓存设计 | 第69-75页 | 4.4.1 PC与FPGA间数据传输 | 第69-71页 | 4.4.2 高速数据缓存设计 | 第71-75页 | 4.5 实验结果与分析 | 第75-81页 | 4.5.1 实验环境搭建 | 第75-76页 | 4.5.2 识别结果分析 | 第76-77页 | 4.5.3 加速器性能与识别效率分析 | 第77-80页 | 4.5.4 资源利用率与功耗分析 | 第80-81页 | 4.6 本章小结 | 第81-83页 | 第五章 总结与展望 | 第83-85页 | 5.1 论文总结 | 第83页 | 5.2 工作展望 | 第83-85页 | 参考文献 | 第85-89页 | 致谢 | 第89-91页 | 作者简介 | 第91-92页 |
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