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基于40纳米工艺的存储单元控制器的设计与实现 |
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论文目录 |
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摘要 | 第1-6页 | Abstract | 第6-7页 | 目录 | 第7-10页 | 第一章 绪论 | 第10-16页 | ·课题研究背景 | 第10-14页 | ·网络处理器的发展现状 | 第10-11页 | ·40 纳米工艺的优势及其设计难点 | 第11-14页 | ·课题研究内容 | 第14-16页 | 第二章 多核多线程网络处理器的整体结构 | 第16-24页 | ·XDNP 网络处理器的架构 | 第16-19页 | ·类 ARM 核 | 第17页 | ·数据包处理器微引擎(ME) | 第17页 | ·FBI 单元 | 第17页 | ·SRAM 控制器 | 第17-18页 | ·SDRAM 控制器 | 第18-19页 | ·SRAM 与 SDRAM 的在数据转发过程的协作 | 第19-23页 | ·XDNP 网络处理器数据流通路 | 第19-20页 | ·多核共享存储与邮箱 | 第20-21页 | ·基于链表的分层数据存储结构 | 第21-23页 | ·本章小节 | 第23-24页 | 第三章 SRAM、SDRAM 控制器的设计与逻辑综合 | 第24-46页 | ·SRAM 控制器设计的关键技术 | 第24-30页 | ·推拉(Push/Pop)寄存器实现缓存的分配 | 第25-26页 | ·Lock CAM 实现线程间的互斥 | 第26-27页 | ·SRAM 控制器单元的仲裁 | 第27-29页 | ·SRAM 控制器仲裁状态机的设计 | 第29-30页 | ·SDRAM 控制器设计的关键技术 | 第30-35页 | ·SDRAM 控制器状态机的设计 | 第30-32页 | ·SDRAM 控制器的自动刷新 | 第32页 | ·读/写操作状态机的设计 | 第32-33页 | ·SDRAM 控制器的仲裁器设计 | 第33-35页 | ·存储单元控制器的逻辑综合 | 第35-41页 | ·控制器的逻辑综合 | 第36-38页 | ·综合结果分析 | 第38-41页 | ·形式验证、Spyglass 与 ZIC 检查 | 第41-44页 | ·形式验证 | 第41页 | ·Spyglass 检查 | 第41-43页 | ·ZIC 检查 | 第43-44页 | ·本章小结 | 第44-46页 | 第四章 XDNP 存储单元控制器的物理实现 | 第46-70页 | ·布图规化(floorplan) | 第47-49页 | ·电源规化(power) | 第49-52页 | ·减小串扰、噪声设计与防闩锁效应设计 | 第49-51页 | ·电源网络构建 | 第51-52页 | ·标准单元布局(place) | 第52-59页 | ·布局前网表潜在问题修复 | 第52-54页 | ·布局前的优化设置 | 第54页 | ·自动布局优化 | 第54-55页 | ·手动诱导布局优化 | 第55页 | ·布局优化过程中解决的问题 | 第55-59页 | ·时钟树综合(CTS) | 第59-63页 | ·优化时钟树综合设置 | 第59-60页 | ·H-Clock 时钟树 | 第60-61页 | ·时钟树综合结果分析 | 第61-63页 | ·布线(route) | 第63-67页 | ·时钟树网络布线 | 第64页 | ·数据信号布线 | 第64-66页 | ·布线优化 | 第66-67页 | ·本章小结 | 第67-70页 | 第五章 静态时序分析、可制造性设计与验证 | 第70-90页 | ·布线后参数提取 | 第70-71页 | ·静态时序分析 | 第71-77页 | ·时序约束文件的修改 | 第71-73页 | ·时序违规的修复方法 | 第73-77页 | ·可制造性设计 | 第77-84页 | ·去除短路、开路危险与通孔优化 | 第77-78页 | ·修复天线效应违规 | 第78-80页 | ·信号完整性与平衡版图密度设计 | 第80-84页 | ·形式验证与 Spyglass 检查 | 第84-85页 | ·形式验证 | 第84页 | ·Spyglass 检查 | 第84-85页 | ·物理验证(DRC 与 LVS) | 第85-87页 | ·设计规则检查(DRC) | 第85-86页 | ·版图与电路图的核对检查(LVS) | 第86-87页 | ·动态验证 | 第87-88页 | ·本章小结 | 第88-90页 | 第六章 结束语 | 第90-92页 | ·论文总结 | 第90-91页 | ·技术展望 | 第91-92页 | 致谢 | 第92-93页 | 参考文献 | 第93-96页 | 研究成果 | 第96-97页 |
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