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移位卷积神经网络的软硬件加速设计 |
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| 论文目录 |
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| 摘要 | 第3-4页 | | ABSTRACT | 第4页 | | 第一章 绪论 | 第10-17页 | | 1.1 课题研究背景 | 第10-11页 | | 1.2 国内外研究现状和存在问题 | 第11-15页 | | 1.2.1 网络结构 | 第11-12页 | | 1.2.2 参数压缩与量化 | 第12-13页 | | 1.2.3 神经网络硬件 | 第13-15页 | | 1.3 论文研究内容与论文结构 | 第15-17页 | | 1.3.1 研究目标与内容 | 第15页 | | 1.3.2 论文结构 | 第15-17页 | | 第二章 卷积神经网络技术基础 | 第17-32页 | | 2.1 卷积神经网络原理 | 第17-21页 | | 2.2 卷积神经网络训练方法以及前馈 | 第21-24页 | | 2.3 卷积神经网络精度以及计算量 | 第24-26页 | | 2.4 卷积神经网络权重压缩方法 | 第26-28页 | | 2.5 卷积神经网络的基本硬件架构 | 第28-31页 | | 2.6 本章小结 | 第31-32页 | | 第三章 基于移位运算的卷积神经网络设计 | 第32-38页 | | 3.1 移位网络整体设计方案 | 第32-33页 | | 3.1.1 基本原理 | 第32-33页 | | 3.1.2 设计方案框图 | 第33页 | | 3.2 移位神经网络的训练方法 | 第33-35页 | | 3.2.1 直接量化重训练 | 第34页 | | 3.2.2 增量训练法 | 第34-35页 | | 3.2.3 前馈量化效应的训练法 | 第35页 | | 3.3 移位神经网络的前馈运算 | 第35-37页 | | 3.3.1 前馈基本方法 | 第36页 | | 3.3.2 运算量访存量评估 | 第36-37页 | | 3.4 本章小结 | 第37-38页 | | 第四章 移位卷积神经网络的SOC架构 | 第38-58页 | | 4.1 基于ZYNQ FPGA的IP开发 | 第38-41页 | | 4.1.1 总体架构 | 第39页 | | 4.1.2 主从数据传输介绍 | 第39-41页 | | 4.2 基于FPGA的移位卷积神经网络IP | 第41-51页 | | 4.2.1 卷积神经网络算法 | 第41-43页 | | 4.2.2 可配置参数的卷积池化模块 | 第43-45页 | | 4.2.3 通用矩阵移位运算单元 | 第45-49页 | | 4.2.4 软件端实现 | 第49-51页 | | 4.3 基于ASIC的移位卷积神经网络架构 | 第51-57页 | | 4.3.1 通用移位矩阵运算架构 | 第51-56页 | | 4.3.2 移位运算单元设计 | 第56-57页 | | 4.4 本章小结 | 第57-58页 | | 第五章 移位神经网络系统测试与性能分析 | 第58-69页 | | 5.1 测试平台 | 第58-59页 | | 5.2 卷积神经网络训练效果测试 | 第59-61页 | | 5.3 基于FPGA的定制化移位神经网络IP测试 | 第61-64页 | | 5.4 基于FPGA的通用移位神经网络加速器 | 第64-66页 | | 5.5 基于运算阵列的移位卷积神经网络ASIC验证 | 第66-67页 | | 5.6 硬件性能分析 | 第67-68页 | | 5.7 本章小结 | 第68-69页 | | 第六章 总结 | 第69-71页 | | 6.1 主要工作与创新点 | 第69-70页 | | 6.1.1 主要工作 | 第69页 | | 6.1.2 创新点 | 第69-70页 | | 6.2 后续研究工作 | 第70-71页 | | 参考文献 | 第71-76页 | | 致谢 | 第76-77页 | | 攻读硕士学位期间已发表或录用的论文 | 第77-79页 |
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论文编号BS4628721，这篇论文共79页
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