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多核SoC中多线程包处理单元异步存储访问技术研究 |
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| 论文目录 |
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| 摘要 | 第1-6页 | | Abstract | 第6-9页 | | 第一章 绪论 | 第9-17页 | | ·网络处理器概述 | 第9-13页 | | ·什么是网络处理器 | 第9-12页 | | ·网络处理器的功能 | 第12-13页 | | ·网络处理器的发展历程 | 第13页 | | ·国内外的研究现状 | 第13-14页 | | ·论文主要工作及安排 | 第14-17页 | | 第二章 网络处理器的体系结构 | 第17-33页 | | ·XDNP 网络处理器的体系结构特点 | 第17-20页 | | ·并行处理器结构 | 第17-18页 | | ·可编程的包处理单元和微码 | 第18页 | | ·分布式的数据存储结构 | 第18-20页 | | ·网络处理器的硬件结构描述 | 第20-21页 | | ·类ARM 核 | 第20页 | | ·包处理单元及冲裁单元 | 第20页 | | ·FBI 单元和IX 总线 | 第20页 | | ·SDRAM 接口单元 | 第20页 | | ·SRAM 接口单元 | 第20-21页 | | ·包处理单元 | 第21-31页 | | ·包处理单元功能描述 | 第21页 | | ·包处理单元的模块单元划分 | 第21-24页 | | ·包处理单元的执行状态 | 第24-26页 | | ·包处理单元的指令集 | 第26-27页 | | ·包处理单元的指令流水线 | 第27-29页 | | ·包处理单元的多线程 | 第29-31页 | | ·本章小结 | 第31-33页 | | 第三章 异步存储器访问机制的设计 | 第33-61页 | | ·包处理单元对数据的访问过程 | 第33-35页 | | ·指令、命令、信号事件的定义与设计 | 第35-43页 | | ·异步存储访问指令和格式的设计 | 第35-39页 | | ·60 位命令总线的设计 | 第39-41页 | | ·信号事件的设计 | 第41-43页 | | ·包处理单元中命令产生的设计与实现 | 第43-47页 | | ·访问指令执行过程的设计 | 第43-45页 | | ·命令产生电路的实现 | 第45-47页 | | ·命令仲裁器的设计与实现 | 第47-52页 | | ·命令仲裁器的算法设计 | 第47-49页 | | ·命令仲裁器的算法实现 | 第49-52页 | | ·包处理单元与外部单元数据通路设计与实现 | 第52-57页 | | ·数据通路的设计 | 第52-56页 | | ·数据通路的实现 | 第56-57页 | | ·异步存储访问机制的执行过程 | 第57-59页 | | ·本章小结 | 第59-61页 | | 第四章 异步存储访问技术的验证 | 第61-75页 | | ·验证简介 | 第61-64页 | | ·验证方法 | 第61-62页 | | ·验证流程 | 第62-64页 | | ·验证方案及结果 | 第64-71页 | | ·命令产生的验证 | 第64-66页 | | ·命令仲裁模块的验证 | 第66-68页 | | ·数据传输的验证 | 第68-69页 | | ·访问机制总体功能仿真验证 | 第69-71页 | | ·逻辑综合 | 第71-73页 | | ·本章小结 | 第73-75页 | | 第五章 总结和展望 | 第75-77页 | | 致谢 | 第77-79页 | | 参考文献 | 第79-81页 | | 研究成果 | 第81-82页 |
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论文编号BS151026，这篇论文共82页
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