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基于FPGA技术的纠错码研究 |
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| 中文摘要 | 第1-4页 | | Abstract | 第4-7页 | | 第一章 引言 | 第7-12页 | | ·课题的意义 | 第7-8页 | | ·国内外研究现状 | 第8-10页 | | ·课题研究内容 | 第10页 | | ·论文结构 | 第10-12页 | | 第二章 纠错编码原理 | 第12-21页 | | ·纠错码理论基础 | 第12页 | | ·循环纠错码 | 第12-16页 | | ·循环纠错码的描述 | 第13-14页 | | ·循环纠错码的系统编码 | 第14-15页 | | ·循环纠错码的译码原理 | 第15-16页 | | ·LDPC 码 | 第16-20页 | | ·LDPC 码原理 | 第16-17页 | | ·LDPC 码的构造 | 第17-18页 | | ·LDPC 码译码算法的选择 | 第18-20页 | | ·本章小结 | 第20-21页 | | 第三章 开发工具的选择 | 第21-27页 | | ·FPGA 简介 | 第21-22页 | | ·FPGA 的设计流程 | 第21-22页 | | ·FPGA 的常用开发工具 | 第22页 | | ·开发环境的选择 | 第22-23页 | | ·VHDL 硬件描述语言 | 第23页 | | ·基于C 语言的FPGA 设计方法 | 第23-26页 | | ·Impluse C 编程模型 | 第25-26页 | | ·CoDeveloper 工具 | 第26页 | | ·本章小结 | 第26-27页 | | 第四章 循环纠错码编译码器的设计 | 第27-34页 | | ·m 序列发生器模块的设计 | 第27-28页 | | ·编码器模块的设计 | 第28-30页 | | ·编码电路-利用生成多项式编码 | 第28-29页 | | ·编码器实现 | 第29-30页 | | ·译码器模块的设计 | 第30-33页 | | ·译码电路-利用伴随式的大数逻辑译码 | 第30-31页 | | ·译码器实现 | 第31-33页 | | ·性能分析 | 第33页 | | ·本章小结 | 第33-34页 | | 第五章 LDPC 码译码器的设计 | 第34-49页 | | ·译码器结构模型与设计方案 | 第34-37页 | | ·译码器的Impulse C 语言设计 | 第37-43页 | | ·译码器的C 语言设计 | 第37-39页 | | ·将C 移植到Impulse C | 第39-40页 | | ·生成FPGA 硬件 | 第40-41页 | | ·桌面仿真 | 第41-43页 | | ·初步硬件分析 | 第43-48页 | | ·本章小结 | 第48-49页 | | 第六章 结束语 | 第49-51页 | | ·总结全文 | 第49-50页 | | ·今后可以进行的研究方向 | 第50-51页 | | 参考文献 | 第51-54页 | | 攻读硕士学位期间公开发表的论文 | 第54-55页 | | 致谢 | 第55-56页 | | 详细摘要 | 第56-58页 |
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论文编号BS1657131，这篇论文共58页
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