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当前位置:教育论文中心首页--硕士论文--C8051F微控制器数字外设设计与集成
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C8051F微控制器数字外设设计与集成
 
     论文目录
 
摘要第5-6页
ABSTRACT第6-7页
符号对照表第11-12页
缩略语对照表第12-16页
第一章 绪论第16-20页
    1.1 论文选题背景第16页
    1.2 微控制器的发展第16-17页
    1.3 C8051F微控制器的技术特点分析第17-18页
    1.4 本论文内容安排第18-20页
第二章 C8051F微控制器的基本组成及数字外设的架构分析第20-34页
    2.1 C8051F微控制器的基本结构第20-22页
    2.2 数字外设子系统组成第22-23页
    2.3 外设子系统各组件及相关SFR说明第23-33页
        2.3.1 SMBus总线第23-25页
        2.3.2 UART端口第25-28页
        2.3.3 SPI总线第28-30页
        2.3.4 PCA可编程计数器阵列第30-32页
        2.3.5 定时/计数器第32-33页
    2.4 本章小结第33-34页
第三章 数字外设系统的设计第34-56页
    3.1 数字外设系统总体设计方案第34-35页
    3.2 SMBUS总线设计第35-42页
        3.2.1 SMBus总线时序关系第35-36页
        3.2.2 SMBus RTL设计第36-38页
        3.2.3 SMBus的状态机设计第38-42页
    3.3 UART端口设计第42-47页
        3.3.1 UART端口时序关系第42-44页
        3.3.2 发送模块RTL设计第44-46页
        3.3.3 接收模块RTL设计第46页
        3.3.4 UART的多机通信模块RTL设计第46-47页
    3.4 SPI总线设计第47-50页
        3.4.1 SPI总线时序关系第47-48页
        3.4.2 SPI总线RTL设计第48-50页
    3.5 PCA设计第50-52页
        3.5.1 PCA定时/计数器RTL设计第50页
        3.5.2 PCA捕捉/比较模块RTL设计第50-52页
    3.6 定时/计数器设计第52-54页
        3.6.1 timer0/1 RTL设计第53页
        3.6.2 timer2/4 RTL设计第53-54页
        3.6.3 timer3 RTL设计第54页
    3.7 交叉开关设计第54-55页
    3.8 本章小结第55-56页
第四章 基于FPGA的系统级集成与验证第56-78页
    4.1 内核与外设的通信机制第56-58页
        4.1.1 SFR总线设计方案第56-57页
        4.1.2 SFR总线时序关系第57-58页
    4.2 内核与外设的集成第58-61页
    4.3 验证计划与验证方法第61-63页
        4.3.1 验证计划第61-63页
        4.3.2 验证方法第63页
    4.4 外设子系统功能验证第63-70页
        4.4.1 SMBus功能验证第64-65页
        4.4.2 UART功能验证第65-67页
        4.4.3 SPI功能验证第67页
        4.4.4 PCA功能验证第67-68页
        4.4.5 定时/计数器功能验证第68-69页
        4.4.6 交叉开关功能验证第69-70页
    4.5 基于FPGA的系统级原型验证第70-77页
        4.5.1 FPGA原型验证概述第70页
        4.5.2 验证平台的FPGA移植第70-71页
        4.5.3 FPGA系统级应用验证方案第71-73页
        4.5.4 复杂数学函数的FPGA原型验证第73页
        4.5.5 中断实现流水灯第73-74页
        4.5.6 微控制器通过UART向PC发送数据第74页
        4.5.7 产生PWM波第74-75页
        4.5.8 微控制器通过SPI向外围设备发送数据第75页
        4.5.9 基于C8051F的FFT算法实现第75-77页
    4.6 本章小结第77-78页
第五章 总结与展望第78-80页
参考文献第80-82页
致谢第82-84页
作者简介第84-85页

 
 
论文编号BS2555439,这篇论文共85
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