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当前位置:教育论文中心首页--硕士论文--HEVC中率失真算术编码与基于WPP的并行熵编码器的VLSI架构设计
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HEVC中率失真算术编码与基于WPP的并行熵编码器的VLSI架构设计
 
     论文目录
 
摘要第5-6页
ABSTRACT第6页
符号对照表第10-11页
缩略语对照表第11-15页
第一章 绪论第15-19页
    1.1 引言第15页
    1.2 视频编码的基本原理与发展历程第15-16页
        1.2.1 视频编码的基本原理第15页
        1.2.2 视频压缩标准的发展历程第15-16页
    1.3 本文研究内容第16页
    1.4 本文结构安排第16-19页
第二章 HEVC视频编码标准第19-25页
    2.1 HEVC编码框架第19-20页
    2.2 HEVC特色编码技术第20-23页
        2.2.1 基于四叉树的灵活块划分结构第20-22页
        2.2.2 更多方向的帧内预测第22页
        2.2.3 先进的帧间预测技术第22页
        2.2.4 ACS技术第22页
        2.2.5 SAO技术第22-23页
        2.2.6 并行处理技术第23页
    2.3 本章小结第23-25页
第三章 HEVC的熵编码器CABAC第25-39页
    3.1 CABAC结构与特点第25-26页
        3.1.1 CABAC的结构第25-26页
        3.1.2 CABAC的特点第26页
    3.2 CABAC预处理过程第26-28页
    3.3 二值化过程第28-29页
    3.4 上下文建模第29-32页
        3.4.1 上下文模型的初始化第29-30页
        3.4.2 上下文模型的更新第30-32页
    3.5 二进制算术编码第32-35页
        3.5.1 常规编码模式第32-35页
        3.5.2 旁路编码模式第35页
    3.6 CABAC作用第35-36页
    3.7 本章小结第36-39页
第四章 率失真决策中算术编码的快速算法及其VLSI架构设计第39-51页
    4.1 CABAC算法分析第39-40页
    4.2 率失真决策中算术编码的快速算法可行性研究与性能评价第40-43页
        4.2.1 仿真测试环境第40页
        4.2.2 性能评价标准第40-41页
        4.2.3 快速算法可行性验证第41-43页
        4.2.4 率失真决策中算术编码的快速算法第43页
    4.3 基于率失真决策中算术编码的快速算法的硬件架构设计第43-49页
        4.3.1 硬件实现复杂度分析第43-44页
        4.3.2 快速算法的硬件实现第44-49页
        4.3.3 功能验证与分析第49页
    4.4 本章小结第49-51页
第五章 基于WPP的并行熵编码器的VLSI架构设计第51-67页
    5.1 针对熵编码器CABAC的研究第51页
    5.2 编码中熵编码器CABAC的数据依赖性分析第51-54页
        5.2.1 全零标志位的编码依赖性第51-52页
        5.2.2 划分深度的编码依赖性第52-53页
        5.2.3 算术编码的数据依赖性第53-54页
    5.3 基于WPP的并行熵编码器的VLSI架构设计第54-65页
        5.3.1 上下文建模模块第54-57页
        5.3.2 二进制算术编码模块第57-61页
        5.3.3 并行熵编码器硬件架构设计第61-65页
    5.4 并行熵编码器的功能验证与性能分析第65-66页
    5.5 本章小结第66-67页
第六章 总结与展望第67-69页
    6.1 研究工作总结第67页
    6.2 未来工作展望第67-69页
参考文献第69-73页
致谢第73-75页
作者简介第75-76页

 
 
论文编号BS3161941,这篇论文共76
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