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亚微米和深亚微米IC中的ESD保护结构研究 |
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| 论文目录 |
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| 摘要 | 第1-4页 | | Abstract | 第4-5页 | | 目录 | 第5-7页 | | 第一章 绪论 | 第7-13页 | | ·研究背景 | 第7页 | | ·静电现象及其危害 | 第7-8页 | | ·静电放电(ESD)的失效类型 | 第8-10页 | | ·突发性永久失效 | 第9-10页 | | ·潜在性缓慢失效 | 第10页 | | ·研究现状 | 第10-11页 | | ·本文的目的和结构 | 第11-13页 | | 第二章 ESD失效模式与测试方法 | 第13-25页 | | ·ESD失效模型和失效特点 | 第13-19页 | | ·人体模型(HBM) | 第13-15页 | | ·机器模型(MM) | 第15-16页 | | ·器件充电模型(CDM) | 第16-18页 | | ·电场感应模型(FIM) | 第18-19页 | | ·静电失效的特点 | 第19页 | | ·静电等级测试组合 | 第19-22页 | | ·I/O管脚的静电放电测试 | 第19-20页 | | ·管脚对管脚(Pin-Pin)的静电放电测试 | 第20-21页 | | ·V_(DD)-V_(SS)静电放电测试 | 第21页 | | ·Analog Pin的静电放电测试 | 第21-22页 | | ·失效测试 | 第22-23页 | | ·静电放电测试方式 | 第22页 | | ·静电放电失效判断 | 第22-23页 | | ·静电放电测试结果的判读 | 第23页 | | ·本章小结 | 第23-25页 | | 第三章 亚微米和深亚微米CMOS IC中的ESD防护技术 | 第25-45页 | | ·ESD器件保护策略 | 第25-31页 | | ·单向保护策略 | 第25-26页 | | ·双向ESD保护策略 | 第26-29页 | | ·多模式合一的ESD综合保护策略 | 第29-31页 | | ·ESD防护的电路解决方案 | 第31-37页 | | ·常用ESD防护器件特性及其机理 | 第31-37页 | | ·芯片I/O管脚的静电放电保护 | 第37-43页 | | ·设计ESD防护电路的基本思想 | 第37-38页 | | ·芯片I/O管脚的静电放电保护结构的要求及其实现 | 第38-43页 | | ·本章小结 | 第43-45页 | | 第四章 CMOS集成电路的全芯片ESD防护 | 第45-59页 | | ·电源到地之间的传输诊测防护结构 | 第45-56页 | | ·传输诊测实现电路 | 第47-49页 | | ·基于诊测电路的衬底触发的场氧器件(STFOD)箝位电路 | 第49-54页 | | ·多电源/地Pin脚的ESD设计 | 第54-56页 | | ·全芯片的ESD保护电路架构 | 第56-57页 | | ·本章小结 | 第57-59页 | | 第五章 ESD防护设计的工艺考虑和版图设计 | 第59-71页 | | ·深亚微米工艺方法解决ESD问题 | 第59-62页 | | ·ESD-Implant解决LDD结构带来的ESD耐压降低问题 | 第59-61页 | | ·SAB工艺解决Silicide造成器件ESD能力下降的问题 | 第61-62页 | | ·版图设计 | 第62-66页 | | ·电阻版图的实现 | 第63-64页 | | ·电容的版图实现 | 第64页 | | ·版图设计中其它需要考虑的影响因素 | 第64-66页 | | ·芯片的版图 | 第66-69页 | | ·本章小结 | 第69-71页 | | 第六章 总结和展望 | 第71-73页 | | ·总结 | 第71-72页 | | ·展望 | 第72-73页 | | 致谢 | 第73-74页 | | 参考文献 | 第74-78页 | | 研究成果 | 第78-79页 | | 附录 | 第79-81页 |
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论文编号BS1333606，这篇论文共81页
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