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YHFT-X芯片内核的层次化物理设计 |
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【摘要】：随着集成电路的不断发展,芯片的规模不断扩大,使得芯片设计的时序收敛越来越困难,时序收敛的迭代周期也越来越长,集成电路的物理实现面临严峻的挑战。本文以YHFT-X芯片内核的后端实现为例,通过层次化的物理设计来并行解决关键部件的时序收敛问题,以简化设计难度,缩短设计周期。YHFT-X芯片是一款高性能DSP芯片,要在40nm工艺下完成设计,并在wrost case条件下达到1GHz的工作频率,整个设计尚处于评估阶段。在设计评估过程中,对芯片的内核(CorePac)部分进行了层次划分,将时序关键的CPU数据通路中的几大运算部件和面积较大容易造成绕线的二级cache数据存储部分进行层次化设计,并达到时序收敛,然后迭代到顶层进行层次化物理设计以达到1GHz的设计要求。文章基于这样的设计过程,对数据通路中的逻辑运算部件和二级cache的数据存储部分以及顶层的优化和物理设计进行了介绍,主要完成了以下工作:1)逻辑运算部件基于微体系结构优化的设计和固化。逻辑运算部件在整个设计中时序相对关键,尤其是完全是单拍指令的定点逻辑运算部分。为了解决定点部分的时序问题,采用微体系结构的优化方式,比常规的综合方法时序提高了16.4%,面积减小了15.5%,并在物理设计阶段依照上层模块的需要进行了合理的布局规划,使逻辑运算部件达到时序收敛,然后通过等价性验证和物理验证等工作之后,提取时序库(.lib)和工艺库(.lef)文件供顶层调用。2)基于手工定制的二级cache数据存储物理设计。对于面积占据整个内核超过50%的二级cache数据存储部分,为了避免物理设计中的绕线情况并达到更好的时序,对读写控制电路进行了基于设计拓扑结构的手工电路设计,并在物理设计阶段采用了分块的方式,对子模块采用手工的单元位置摆放,来达到时序的合理分配利用,完成子模块设计后通过资源复制的方式完成顶层拼接,并在顶层设计中合理规划布线通道,通过track预留来改善走线的长度,在时钟树设计过程中通过手动规划时钟主干部分,将时钟树延迟减小了9.4%,时钟偏差减小了22.9%,并使最终的物理设计结果比完全自动物理设计的时序提高了75ps。3)内核部分的层次化物理设计。在内核部分的层次化物理设计中,根据数据流通的关系,以及宏模块的合理放置,对个子模块的摆放进行了合理的布局规划;在电源地规划过程中,通过插入去耦单元并合理控制标准单元局部密度,将整个内核的IR-Drop控制在5%以内;时钟网络实现时,通过采用双倍线宽双倍间距的时钟线来减小时钟偏差和时钟树延迟;在全局互联阶段,改善了串扰对芯片的影响;在最后阶段通过采用低阈值单元来优化有违反的路径,使内核设计的时序达到了1GHz的要求,验证了方案的可行性。
【关键词】：层次化物理设计 微体系结构 手工定制 IR-Drop 时钟网络 串扰 时序收敛
【学位级别】：硕士
【学位授予年份】：2014
【分类号】：TN402
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