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雷达信号处理系统设计与FPGA实现 |
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| 论文目录 |
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| 摘要 | 第5-6页 | | ABSTRACT | 第6-7页 | | 符号对照表 | 第11-12页 | | 缩略语对照表 | 第12-15页 | | 第一章 绪论 | 第15-19页 | | 1.1 研究背景及意义 | 第15-16页 | | 1.2 研究现状及发展趋势 | 第16-17页 | | 1.3 论文内容及安排 | 第17-19页 | | 第二章 雷达信号处理系统整体设计 | 第19-35页 | | 2.1 雷达信号处理系统功能需求 | 第19-23页 | | 2.1.1 定时控制 | 第20页 | | 2.1.2 A/D采样 | 第20页 | | 2.1.3 数字中频正交采样 | 第20-21页 | | 2.1.4 抗异步干扰 | 第21页 | | 2.1.5 脉冲压缩 | 第21-22页 | | 2.1.6 MTD | 第22页 | | 2.1.7 CFAR检测 | 第22-23页 | | 2.1.8 接口通信 | 第23页 | | 2.2 雷达信号处理系统硬件设计 | 第23-30页 | | 2.2.1 雷达信号处理系统组成 | 第23页 | | 2.2.2 定时控制板硬件设计 | 第23-28页 | | 2.2.3 信号处理板硬件设计 | 第28-29页 | | 2.2.4 存储板设计 | 第29-30页 | | 2.2.5 背板设计 | 第30页 | | 2.2.6 系统电源设计 | 第30页 | | 2.3 雷达信号处理系统的FPGA方案设计 | 第30-34页 | | 2.3.1 FPGA中整体方案设计 | 第30-31页 | | 2.3.2 FPGA中信号处理设计 | 第31-33页 | | 2.3.3 FPGA中接口通信设计 | 第33-34页 | | 2.4 本章小结 | 第34-35页 | | 第三章 信号处理模块的FPGA实现 | 第35-49页 | | 3.1 时钟管理模块 | 第35-36页 | | 3.2 系统复位模块 | 第36-37页 | | 3.3 控制信号产生模块 | 第37页 | | 3.4 A/D采样模块 | 第37-39页 | | 3.5 数字中频正交采样模块 | 第39-43页 | | 3.5.1 低通滤波法数字中频正交采样原理简介 | 第39-40页 | | 3.5.2 数字中频正交采样在FPGA中的具体实现 | 第40-42页 | | 3.5.3 数字中频正交采样模块调试结果 | 第42-43页 | | 3.6 抗异步干扰模块 | 第43-46页 | | 3.6.1 抗异步干扰处理 | 第43-44页 | | 3.6.2 奇异点剔除处理 | 第44-45页 | | 3.6.3 抗异步干扰模块的调试结果 | 第45-46页 | | 3.7 点迹合并模块 | 第46-48页 | | 3.8 自检模块 | 第48页 | | 3.9 本章小结 | 第48-49页 | | 第四章 接口通信的FPGA实现 | 第49-59页 | | 4.1 链路口通信 | 第49-52页 | | 4.1.1 链路口的发送与接收模块 | 第49-50页 | | 4.1.2 链路口在FPGA中的具体实现 | 第50-52页 | | 4.2 串口通信 | 第52-56页 | | 4.2.1 串口的发送和接收模块 | 第52-54页 | | 4.2.2 串口在FPGA中的具体实现 | 第54-56页 | | 4.3 光纤通信 | 第56-58页 | | 4.4 本章小结 | 第58-59页 | | 第五章 总结与展望 | 第59-61页 | | 参考文献 | 第61-63页 | | 致谢 | 第63-65页 | | 作者简介 | 第65-66页 |
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