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DS/FH混合扩频接收机解扩及同步技术的FPGA实现
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【电子电气 论文】
摘要：研究采用编码扩频的DS/FH混合扩频接收机的核心模块——同步及解扩部分的FPGA实现结构。将多种专用芯片的功能集成在一片大规模FPGA芯片上，实现了接收机的高度集成化、小型化。伪码的串并混合捕获算法及跳频同步算法等均采用硬件完成，提高了捕获速度。实验结果证明该方案是正确可行的。
关键词：DS/FH接收机 解扩 同步 FPGA实现
DS/FH混合扩频通信系统中，需要数据不变频器、相关累加器及码发生器等完成下变频、相关解扩等运算。通常采用专用芯片来完成这些功能，导致系统体积增大，不便于小型化。现代的EDA（电子设计自动化）工具已突破了早期仅期进行PCB版图设计或电路功能模拟、纯软件范围的局限，以最终实现可靠的硬件系统为目标，配置了系统自动设计的全部工具，如各种常用的硬件描述语言平台VHDL、Verilog HDL、AHDL等；配置了多种能兼容和混合使用的逻辑描述输入工具，如硬件描述语言文本输入法（其中包括布尔方程描述方式、原理图描述方式、状态图描述方式等）以及原理图输入法、波形输入法等；同时还配置了高性能的逻辑综合、优化和仿真模拟工具。FPGA是在PAL、GAL等逻辑器件的基本上发展起来的。与PAL、GAL等相比较，FPGA的规模大，更适合于时序、组合等逻辑电路应用场合，它可以替代几十甚至上百块通用IC芯片。FPGA具有可编程性和设计方案容易改动等特点，芯片内部硬件连接关系的描述可以存放在下载芯片中，因而在可编程门阵列芯片及外围电路保持不动的情况下，更换下载芯片，就能实现新的功能。FPGA芯片及其开发系统问世不久，就受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。本文主要讨论一种基于编码扩频的DS/FH混合扩频接收机解扩及同步过程的实现结构，采用ALTERA公司的APEX20K200RC240-1器件及其开发平台Quartus II实现混合扩频接收机的核心——解扩及同步模块。
1 混合扩频接收机解扩模块的FPGA设计
解扩模块是混合扩频接收机的核心。该模块实现对接收信号的解扩处理，主要包括数字
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